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Dieses Papier zielt darauf ab, zu messen und simulieren die Verwerfungen der 3D Through-Silicon Via (TSV) Druck gestapelt Dynamic Random-Access-Speicher (DRAM) Pakete während des Herstellungsprozesses. Die damit verbundenen Belastungen und sterben Keep-Out-Zone (KOZ) für die gestapelten Matrizen in den Paketen bei Raumtemperatur weiter mit der validierten Simulationsmodell berechnet. Die Out-of-plane Verformungen (oder Verwerfungen) der Pakete von der Vollfeldschatten Moiré unter Temperaturbelastung dokumentiert Moncler Sale und festgestellt, Moncler Wien die mit denen von Finite-Elemente-Methode (FEM). Die Ergebnisse der Spannungen und KOZs auf die Nähe eines einzigen TSV für jeden Chip in der Packung bei Raumtemperatur vorgelegt. Es wird festgestellt, dass die Größen KOZs in Vier sterben gestapelten DRAM-Pakete mit und ohne Epoxyformmasse (EMC) bei Raumtemperatur sind durch die horizontalen pMOS-Transistoren und mehr als doppelt so groß wie bei der Wafer-Level-Matrize bestimmt. Die Größen der KOZs bei jedem Chip sind ähnlich in dieser vier Matrize gestapelten DRAM-Paket, auch wenn die Spannungen an jeder Matrize gibt anscheinend verschieden.
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